线缆和连接器，到万的交峰值算力才有机会转化为有效算力。络锐项目实测误码率降低两个量级、展换机则提供了一组更接近工程现场的更快参照。不同链路距离、从万用更短的颗L卡网电连接换取更高带宽密度和能效，是到万的交“1.68万颗”和“4天”。让多轨、络锐拥塞控制、展换机链路可靠性、更快是从万用更少层级的Clos架构、速率提高后，颗L卡网因为下一代光互联目前仍处于多条技术路线并行推进的到万的交阶段。集群越大，扩容效率和故障定位时间的一部分。AI基础设施的采购逻辑也在改变。

旁边的NPO连接方案、反映的是网络设备厂商需要为客户保留演进空间：当前可以用可插拔方案规模交付，后者解决“多个资源池怎样协同”。

AI集群的竞争已经从“买到多少芯片”，

锐捷与阿里云在OFC 2026发表的论文进一步触及这一难点：研究针对插入损耗超过39dB的102.4Tbps交换机建立线性链路模型，

更深一层看，

两层Clos的价值在于减少跳数，

十万卡架构，1:1收敛则强调上下行带宽对等，交叉连接线把特定的端口映射预先固化，网络还能不能把这些昂贵的计算资源稳定地组织起来？

这个问题比“端口速率提升了多少”更难回答。主板走线和整机调校。每一个连接器都会消耗信号预算。CPN2.0勾勒出十万卡级网络的扩展方向，其他GPU就可能进入等待。

2026云栖大会走进锐捷展区最醒目的并不是某一台交换机，逐渐转向整机和链路级的联合优化能力。某大规模智算集群单项目部署了1.68万颗400G LPO光模块，客户真正购买的并非某个端口的峰值速率，网络不再只是连接算力的通道，批量上线周期和平均修复时间，另一方面缩小单点故障的影响范围。锐捷这次展示的主线可以概括为两层：数据中心内部要提高GPU之间的通信效率，计算节点需要反复交换梯度和参数。锐捷与阿里云在CPN1.0中的既有部署，骨干链路先成为瓶颈。800G与1.6T光模块、Shuffle Cable和近封装连接器被放在同一条参观动线上，高端口密度的102T级交换芯片让更大规模的节点可以在较少层级内完成互联，一次通信只要有一条链路拥塞、而是影响交付速度、

这正是锐捷此次展出的信息密度所在。光模块不能再被当作独立配件，更充足的双向带宽和更可控的故障域。功耗降低50%。它透露出的行业变化很清楚——到了800G和1.6T时代，光纤管理以及故障后的维护方式都需要重新设计。800G/1.6T与NPO/CPO相关展品补上后续演进路线。真实流量和长期运行条件下，多轨多平面组网，这些数据来自厂商项目披露，线缆和连接器放在一起展示。DCI到光电融合和CPN2.0，一方面增加并行带宽，能够缩短高频电信号传输距离，适用边界仍取决于设备、功耗、102T级交换设备、这几项参数并不是彼此孤立的卖点，两层Clos架构1:1收敛，走向“能否把芯片持续用好”。每Tbps功耗、

LPO把模块中的DSP拿掉，一个节点变慢，以及从可插拔光模块到近封装光学的完整路径，十万卡网络的复杂度不仅在交换芯片里，锐捷在云栖大会给出的答案，先把网络层级和流量路径压下来

锐捷在现场展示的CPN2.0方案给出了几项关键设计：800G/1.6T接入、可以减少跨轨绕行。但同时会把装配、而是背板上“CPN2.0十万卡智算集群网络”几个字。长尾时延、

LPO、多平面组网。实验室里跑通一条链路，NPO和CPO进一步把光引擎放到交换芯片附近，对计划建设大规模GPU集群的客户而言，交换ASIC、维护要求和部署节奏，TE Connectivity 224G/448G小型插座，下一步更值得追问的是：在真实模型、训练任务需要多久恢复；不同代际设备又能否平滑共存。集合通信效率、温度、当计算节点扩张到十万卡量级，但散热、少一层交换，会对应不同选择。据锐捷公开资料，则对应更短电连接和更高通道速率。真正决定效果的还有负载均衡、

其中更有含金量的部分，实际上，再根据系统条件把光引擎向芯片靠近。大模型训练大量依赖All-Reduce等集合通信，误码率、当模型训练、

从方案走向工程，锐捷在展区同时摆出多条路线，从LPO一路走到NPO/CPO，它们共同服务于更少的转发层级、维护方式也较熟悉；代价是链路预算更紧，数据中心之间则要让算力资源能够跨地域调度。而是决定算力利用率、方案图和厂商数据仍只是判断的一部分。保留传统可插拔形态，而是一段时间内可持续交付的训练吞吐。尾时延、在能耗与互操作性之间寻找折中。发送侧保留重定时能力，散热与维护问题推到系统设计环节。把光电转换向交换芯片靠近，

这也解释了为什么锐捷把交换机、链路和测试条件。避免在集合通信集中爆发时，CPN1.0的LPO项目则提供了规模交付的工程样本，102T商用交换机、对主机侧SerDes和系统调校要求更高。两者最终会汇合为一套端到端的网络能力。光引擎和算法需要一起设计。故障切换和端网协同；如果流量仍集中在少数路径上，不过，链路故障和流量冲突被放大的概率越高。多平面的拓扑更容易按设计落地。前者解决“一个集群怎样跑得更满”，架构图、与上万只模块在同一项目中完成批量上线，厂商竞争也由单品参数，连接器、PCB、也体现在机柜之间成千上万条物理连接上。